JEDEC正式批准SPHBM4标准：I/O引脚砍至1/4、速度翻4倍
来源:互联网 更新时间:2026-06-23 10:32
6月23日消息，国际半导体标准化组织JEDEC近日正式批准了SPHBM4（Standard Package High Bandwidth Memory 4）标准。
该标准旨在解决HBM成本持续攀升和先进封装供应紧张的问题，通过将I/O数据引脚数量压缩至原先的1/4、信号速度提升4倍，在标准封装结构下实现与HBM4相当的性能水平。
SPHBM4保留了与HBM4完全相同的DRAM堆叠架构，核心差异在于接口基础裸片的设计优化，可直接搭载于标准有机基板，而非传统HBM4依赖的昂贵硅中介层。
标准HBM4接口拥有2048个数据信号引脚，SPHBM4将其减少至512个，通过4:1串行化技术使单引脚带宽达到HBM4的4倍，从而在引脚数大幅减少的情况下维持相同的总吞吐量。
SPHBM4的连接距离也得到优化，
主机计算裸片与内存之间的最大连接距离扩展至20毫米，
业内人士指出，SPHBM4使HBM级内存能够更经济地部署于大型封装中，随着SPHBM4普及，玻璃基板的应用价值有望同步提升。
该标准由JEDEC DRAM存储器小组委员会讨论后最终获批。
三星电子、SK海力士等存储企业是否跟进推出相关产品，以及台积电、英伟达等企业是否采用，将决定该标准能否真正改变行业格局。
业界分析认为，SPHBM4的商业化落地仍需观察，但标准的正式获批为降低AI算力基础设施成本开辟了新的技术路径。
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