宏茂微电子郭一凡：后摩尔时代，先进封装已成为AI算力提升的核心引擎

在最近的一场行业大会上，宏茂微电子首席科学家郭一凡分享了他对后摩尔时代先进封装趋势的深度观察。核心判断可以归纳为五点：AI算力投资已经进入回报期；高带宽互连异构集成是提升算力的关键路径；三维集成封装技术即将大面积铺开；超节点架构下封装模块尺寸飙升，板级封装应运而生；AI推理和端侧场景的爆发，则让低成本、客制化的先进封装成为新方向。

先看一组宏观数据：全球AI产业正以约40%的年复合增长率狂奔，预计到2030年市场规模将触及3.2万亿美元。大模型迭代越快，算力Token成本下降越猛，结果就是“成本降低→场景普及→算力需求激增”的正向循环被彻底激活。云端智算中心、本地计算节点、端侧AI设备全链条景气升温，这在给半导体封装整个产业链带来历史性机遇的同时，也抛出了一连串更难的技术考题。

摩尔定律放缓已是共识，单芯片制程微缩对算力的贡献越来越弱。郭一凡明确指出，算力竞争的核心已经从“拼单芯片制程”转向“拼多芯片系统集成与优化能力”。而高带宽互连异构集成，正是当前提升AI系统算力的最优解。后摩尔时代要想突破，就得靠先进封装技术实现多芯粒的高效互连和协同。

目前全球高带宽互连先进封装市场里，CoWoS技术稳坐头把交椅。它用硅中介层搭配大马士革工艺，互连时延低至0.5纳秒，带宽达到亚微米级。微桥互连技术能省掉硅中介层，但成本和架构复杂度也上去了。这两种方案共同构成了现阶段高带宽互连的核心技术支撑。

结合近半年的技术迭代，郭一凡把先进封装的最新趋势总结为四个方面。

GPU、CPU、TPU等芯片通过TSV硅通孔垂直集成，形成3D堆叠SoC，再搭配HBM或HBS（高带宽存储）。随之而来的，是Hybrid Bonding和TSV工艺需求激增。

端侧AI对成本、散热、电气性能的要求极为苛刻。玻璃基板凭借更低的制程成本、更好的散热性和电气性能，已经成为新型基板的可行方案，也是端侧AI引擎规模化落地的潜在力量。

随着Chiplet异构集成尺寸不断增大，传统300mm圆形晶圆在适配方形AI芯片时，中介层面积利用率很低。举个例子：一个88×88mm的大尺寸中介层，在单枚300mm晶圆上只能排布5颗，利用率才55%。但如果换成300×300mm的板级封装，单面板就能容纳9颗同规格中介层，产出效率提升了1.8倍，成本优势非常显著。郭一凡的判断是——随着Chiplet异构集成尺寸继续增大，板级制程势在必行。此外，通过Reticle Stitching（掩模版拼接）技术，Chiplet也能集成更大的芯片。2023年行业主流方案是支持8颗HBM的55×55mm中介层；预计到2027年，将升级为支持大于等于12颗的90×90mm中介层，这直接推动大规模封装集成技术从概念验证走向产业化。

AI推理需求爆发式增长，正在倒逼CPO（共封装光学）和HBS进入先进封装模块，以克服AI系统长期存在的“互连墙”和“存储墙”，实现更高带宽、更低延迟的系统通信，支撑大模型高效运行。

说到底，AI算力浪潮之下，先进封装已经从“配套支撑”升级为“产业创新的核心引擎”。3D堆叠、板级封装、玻璃基板、光电互联融合，这些技术将持续打破存储与互连的瓶颈，支撑AI算力高效落地。随着技术成熟和供应链完善，先进封装将推动AI产业从高投入转向稳健盈利，为整个半导体生态的高质量发展赋能。