几乎翻倍！华为麒麟处理器主频将冲击5GHz 没有EUV光刻机也能实现

6月17日消息，受限于工艺制程等因素，华为麒麟处理器的主频一直被压制在3GHz以下。

今年年5月举行的ISCAS国际电路与系统研讨会上，华为正式发布了颠覆性的τ（韬）缩放定律，提出了一条完全不同于传统摩尔定律的芯片演进路径，为其处理器主频突破指明了方向。

与全球半导体行业过去六十年来执着于晶体管几何尺寸缩小的空间缩放不同，τ定律将优化核心彻底转向了时间域。它将τ定义为数据移动和处理的总时间成本，涵盖了晶体管开关延迟、电路中RC信号传播延迟、计算单元运算时间以及内存和网络访问延迟等所有影响芯片性能的时间因素。

华为提出这一全新理论有着深刻的现实背景。

此前，纯平面DUV工艺的手机处理器主频天花板约为2.9GHz，这一记录由2019年的麒麟990 4G保持。直到EUV工艺普及后，2020年的骁龙865 Plus才首次将手机处理器主频推上3GHz大关。

既然传统的缩小晶体管之路被阻断，

"逻辑折叠（LogicFolding）技术"正是这一理念的工程化落地。它与行业内常见的3D堆叠技术有着本质区别，

这一设计带来的直接好处就是信号路径的大幅缩短，而缩短导线长度是提高时钟频率的关键。在现代高性能处理器中，

逻辑折叠将关键路径上的门电路分布在多个堆叠层上，使得键合接口就像芯片内部额外的金属层一样，原本需要横向跨越很长距离的信号，现在可以通过垂直互连快速传输。

华为公布的路线图清晰地展示了这一技术的潜力

与此同时，通过多层有源逻辑堆叠，

目前，麒麟9030已经代表了华为和中芯国际在平面DUV制程上所能达到的极限水平。今年秋季发布的新一代麒麟处理器，将让我们更清楚地看到华为在逻辑折叠技术上的实际进展。

无论如何，华为走出了一条在技术封锁下自主创新的道路，τ定律和逻辑折叠不仅为华为自身提供了突破方向，也为整个半导体行业在后摩尔时代的发展提供了新的思路。