北京大学团队突破真3D芯片设计技术，详解逻辑折叠与赝3D核心差异

在芯片设计领域，三维集成技术正成为突破摩尔定律瓶颈的关键路径。近日，北京大学集成电路学院的研究团队在面向“韬定律”3D逻辑折叠的“真3D”电子设计自动化（EDA）方向上取得了关键性进展。这项研究旨在为以华&为逻辑折叠技术为核心的下一代芯片设计方法，提供相匹配的底层工具支持，标志着从传统平面设计向真正三维空间优化的范式转变。

长期以来，芯片设计主要基于二维平面。即便采用多芯片堆叠的3D-IC技术，主流设计流程仍属于“赝3D”。北京大学团队明确指出，要充分发挥华&为提出的逻辑折叠技术潜力，必须发展全新的“真3D”EDA工具。这不仅是技术的升级，更是设计理念的根本性变革。

真3D与赝3D：划分粒度与优化空间的根本差异

北京大学的研究清晰界定了“真3D”与“赝3D”设计流程的核心区别，主要在于划分粒度和优化空间两个维度。

在划分粒度上，

，模块内部的所有标准单元必须位于同一片die。而“真3D”则支持模块内的自由划分，允许同一模块内的标准单元被精细地分布到垂直堆叠的不同die上，从而极大地扩展了设计空间和优化灵活性。

在优化空间上，“赝3D”本质是在每一片die上各自进行优化，大量复用传统2D芯片的EDA工具，

。相比之下，“真3D”将多片die构建的整体三维空间作为统一的设计空间，所有设计阶段都在这个完整的三维空间中进行全局搜索和协同优化，打破了die间的壁垒。

技术实现：构建统一的可微优化框架

为了承载逻辑折叠技术，北京大学团队构建了相应的物理实现EDA工具原型。该工具覆盖了布局规划和布局两个关键阶段，并通过GPU加速，能够支持千万级实例的超大规模设计。

在技术层面，该工具的创新之处在于

。这使得标准单元能够在三维空间中协同放置，而不是被预先固定到某一片die上。同时，混合键合端子的使用量作为优化变量自动决策，可以在信号线长与跨die连接开销之间取得最佳平衡。

文章指出，逻辑折叠技术将“真3D”EDA推向了一个核心问题：物理实现的最小单位不再是“die”，而是“标准单元在三维空间中的位置”。北京大学团队表示，将持续投入这一前沿方向，与产业界共同努力，构建支撑下一代3D-IC设计的核心基础设施。