华为发布τ缩放定律与逻辑折叠技术，麒麟处理器主频将冲击5GHz

受限于工艺制程等因素，华&为麒麟处理器的主频长期被压制在3GHz以下。然而，这一局面即将迎来根本性转折。华&为在今年5月举行的ISCAS国际电路与系统研讨会上，正式发布了碘伏性的τ（韬）缩放定律，并提出了一条完全不同于传统摩尔定律的芯片演进路径，为其处理器主频的突破指明了方向。

与全球半导体行业过去六十年来执着于晶体管几何尺寸缩小的空间缩放不同，τ定律将优化核心彻底转向了时间域。它将τ定义为数据移动和处理的总时间成本，涵盖了晶体管开关延迟、电路中RC信号传播延迟、计算单元运算时间以及内存和网络访问延迟等所有影响芯片性能的时间因素。华&为提出这一全新理论有着深刻的现实背景：由于无法获得EUV极紫外光刻机，华&为在平面晶体管密度上难以追赶国际巨头。

逻辑折叠技术：缩短路径提升主频

既然传统的缩小晶体管之路被阻断，华&为便另辟蹊径，通过架构创新来压缩时间。其核心思路是缩短导线长度、减少缓冲器开销，并将逻辑电路垂直堆叠起来。

。它与行业内常见的3D堆叠技术有着本质区别。AMD的V-Cache只是在CPU裸片上方或下方堆叠SRAM缓存，而华&为的逻辑折叠则更进一步，将同一个逻辑块本身拆分成多个部分，通过超细间距面对面混合键合技术分布在多个有源裸片上。

这一设计带来的直接好处就是信号路径的大幅缩短，而缩短导线长度是提高时钟频率的关键。在现代高性能处理器中，很大一部分的延迟和能耗都消耗在驱动长互连线和沿途的中继缓冲器上。逻辑折叠将关键路径上的门电路分布在多个堆叠层上，使得键合接口就像芯片内部额外的金属层一样，原本需要横向跨越很长距离的信号，现在可以通过垂直互连快速传输。

路线图清晰：主频与密度双重跃升

正是通过这种方式，华&为得以在不依赖更先进制程的情况下，同时提升处理器的主频和能效。

。麒麟处理器的超大核主频将从当前麒麟9030（未采用逻辑折叠技术）的2.75GHz稳步提升，实验室中已经在测试3.1GHz和3.39GHz的原型核心，而到2031年，目标主频将达到约5GHz，几乎实现翻倍。

与此同时，通过多层有源逻辑堆叠，华&为计划在2030年达到215MTr/mm²的等效晶体管密度，2031年进一步提升至295MTr/mm²，达到英特尔14A工艺的等效水平。目前，麒麟9030已经代表了华&为和中芯国际在平面DUV制程上所能达到的极限水平。今年秋季发布的新一代麒麟处理器，将让我们更清楚地看到华&为在逻辑折叠技术上的实际进展。

无论如何，华&为走出了一条在技术封锁下自主创新的道路。τ定律和逻辑折叠不仅为华&为自身提供了突破方向，也为整个半导体行业在后摩尔时代的发展提供了新的思路。