英特尔晒出未来芯片”三张底牌”：CFET、氮化镓+硅集成、钌互连

在2026年VLSI（超大规模集成电路）国际研讨会上，英特尔代工揭开了其制程路线图与未来技术创新的最新面纱。其中最受关注的Intel 18A-P——作为Intel 18A系列的首个性能增强版本——已经进入风险试产阶段，这完全符合去年首次向客户和合作伙伴公布的时间表。一句话总结：规划中的里程碑，正在一步步变成现实。

“我们在VLSI研讨会上展示的最新进展和所作的报告，向英特尔代工的客户和合作伙伴传递了一个明确信号：我们长期坚定致力于前沿制程创新。”英特尔代工执行副总裁兼总经理Naga Chandrasekaran表示，“这是一段持续推进的旅程，前方仍有更多工作要做。我们很高兴有机会分享我们在Intel 18A-P以及更长期研发方面取得的进展。”

Intel 18A-P的最新进展

得益于晶体管、互连和设计技术的协同优化，Intel 18A-P在性能、功耗和设计方面带来了实实在在的优势。在VLSI研讨会上，英特尔代工的工程师们详细披露了以下技术细节：

• 与Intel 18A相比，Intel 18A-P在相同功耗下性能可提升9%，或在相同性能下功耗可降低18%。不仅如此，它还具备增强的热特性，在芯片设计上也更加灵活。
• 新增的Power Boost能效增强技术——这是Intel 18A-P的全新双接触、低电阻晶体管方案——可以在不增加电容的情况下提升驱动电流，同时实现更高的运行频率。
• 通过材料和设计创新，热阻降低了20%–40%。
• 利用几何和材料优化，过孔电阻（芯片各层之间的垂直连接）降低了10%–30%。
• 通过应变工程提升PMOS的迁移率，让电流更高效地通过晶体管。
• 新增低功耗与高性能晶体管选项，给设计者更多选择空间。
• 在ULVT和LVT之间新增第五组Vt（逻辑阈值电压）选项，为芯片设计人员在速度与功耗之间提供额外的平衡点。
• Intel 18A-P与Intel 18A的设计规则完全兼容，可以便捷地复用现有IP和设计流程。
• 与Intel 18A相同，Intel 18A-P提供两种单元高度（180nm和160nm），接触栅极间距（Contacted Poly Pitch）为50nm。

GAA晶体管和背面供电技术的最新研究

借助Intel 18A制程节点，英特尔代工已经将全环绕栅极（GAA）晶体管和背面供电（BSPD）技术推向了市场。面向未来的逻辑芯片设计，英特尔的工程团队在VLSI大会上进一步探讨了这些技术如何在性能、能效和微缩方面奠定基础：

• 英特尔代工副总裁兼英特尔院士Eric Karl展示了如何量化背面供电和GAA晶体管的优势。他指出，这些技术与同类正面互连技术相比，可减少11%的布线面积，并将动态压降幅度缩小10倍——这意味着最多可实现6%的频率提升，或者超过15%的动态功耗降低。
• 英特尔代工硅片与平台工程团队的Manju Shamanna分享了基于GAA晶体管和背面供电技术制造的CPU核心的硅片测试结果。研究表明，这两项技术在较低电压下（约0.5V）可实现约30%的频率提升，同时减少了IR（内阻）压降，运行也更高效。

面向未来的技术创新

在VLSI研讨会上，英特尔代工还介绍了多个对未来芯片微缩至关重要的长期研究进展：

• 互补场效应晶体管（CFET）
  ：英特尔展示了单片式CFET反相器，其NMOS与PMOS器件垂直堆叠，栅极间距为45nm。通过垂直器件架构，英特尔为在GAA晶体管之后继续推进逻辑微缩开辟了新路径。

• 面向电源管理的氮化镓+硅集成
  ：英特尔展示了300mm晶圆上的单片集成技术，将氮化镓功率器件与硅基逻辑（包括一个约1,000个逻辑门的数字控制模块）集成在一起。这使得高效、大规模的数字控制能够与高性能功率器件在同一工艺下协同工作，同时降低了系统复杂性。

• 减成法钌互连（Subtractive ruthenium interconnect）
  ：英特尔展示了采用空气间隙集成的减成法钌互连技术，与铜互连相比，电容降低高达约35%，且频率提升显著。这为随着互连尺寸持续缩小而改善电阻电容指标提供了一条可行路径。