华为发布τ定律，以时间缩微替代几何缩微引领芯片发展新方向

近日，华&为芯片业务负责人在国际学术会议上提出了一项名为“τ定律”的新理论，旨在重新定义芯片性能的竞赛规则。这一理论的发布，迅速在全球芯片产业与科技界引发了广泛关注与讨论。在当前先进制程发展面临物理与经济双重瓶颈的背景下，τ定律的提出被视为一次重要的工程思想转向。

那么，τ定律究竟是什么？它与我们熟知的摩尔定律有何不同？又将如何影响未来的芯片技术乃至我们的数字生活？

从追求“尺寸小”到追求“信号快”

要理解τ定律，首先需回顾统治半导体行业超过半个世纪的摩尔定律。摩尔定律的核心是“几何缩微”，即通过不断缩小晶体管尺寸，在单位面积内集成更多晶体管，从而提升芯片性能、降低功耗。行业长期以纳米（nm）数字来标注制程节点，如90nm、7nm、3nm，数字越小通常被认为技术越先进。

然而，这种对应关系早已变得模糊。自1997年起，制程节点的数字与晶体管实际物理尺寸开始脱钩。例如，22nm制程芯片的实际晶体管栅极长度是26nm。到了10nm及更先进节点，

。台积电与三星的3nm制程，其架构与实际尺寸就存在差异。这表明，单纯追求几何尺寸的微缩路径已面临极限。

τ定律的核心：时间缩微

τ定律的核心思想，正是用“时间缩微”替代传统的“几何缩微”。τ（读作“韬”）在电路理论中代表时间常数，单位为秒，它衡量信号在电路中稳定所需的时间，即延迟。华&为提出的新方向，是将优化目标从空间尺度转向时间尺度，致力于减少信号传输的延迟。

在芯片设计中，决定性能上限的关键因素之一是“关键路径延迟”——即信号在一个时钟周期内需穿越的最长逻辑路径所需的时间。

。为攻克此难题，华&为探索了“逻辑折叠”技术。该技术将关键路径上的逻辑门分布在上下两层芯片上，并通过垂直连接（硅通孔）替代部分长距离的平面布线，从而显著缩信息号传输距离，降低延迟，提升芯片工作频率。

面临的挑战与未来展望

尽管理念前瞻，但τ定律及其相关技术走向成熟仍面临诸多挑战。现有的电子设计自动化工具主要针对平面设计开发，尚不支持跨层联合优化设计。同时，不同硅片之间的工艺偏差控制、三维堆叠带来的良率问题以及垂直连接本身引入的电阻电容开销，都是需要攻克的技术难关。

目前，采用逻辑折叠设计思路的芯片尚未全面铺开。据悉，

，它将初步展现“时间缩微”理念的实践成果。τ定律能否从一家企业的技术路线，成长为被行业广泛接纳的新标准，仍需时间与实践的检验。

τ定律的提出，为后摩尔时代的芯片发展开辟了一个新的思考维度。它不再仅仅聚焦于如何在平面上刻画出更小的晶体管，而是号召产业界共同关注如何系统性优化从晶体管开关到数据跨服务器传输的每一个时间环节。这场以时间为标尺的竞赛，或许将重塑未来芯片产业的创新格局。